在本系列第一部分中，我将DAC 2026展会现场描绘为一幅AI产业全景图——从底层计算基础向上延伸至模型层、传统工具层及智能体（agentic）层，安全与标准则如轨道般贯穿其间。该图谱回答了“谁正在用AI变革芯片设计”这一问题。第二部分则聚焦用户如何应用AI进行设计——通常是基于行业通用引擎构建属于自己的AI系统。
本篇作为最终部分，探讨我刻意留到最后的核心问题：真正打造AI芯片本身——包括加速器、存储系统与互连结构——究竟需要哪些能力？而在DAC大会上，那些实际从事此项工作的工程师又在哪里分享他们的经验与教训？须知，在众多令人振奋的“AI设计芯片”融资新闻背后，我们不应忘记DAC的根本使命：产出终端可用的芯片与系统。今年的重头戏无疑是AI加速器——无论是填充数据中心的训练引擎，还是从云端延伸至边缘端的推理芯片；同样重要的是航空航天与国防系统中“芯片对接任务”的实践、汽车电子及其他所有将硅片转化为实用产品的领域。智能体与工作流只是手段，硅基硬件才是终极目标。
答案很大程度上蕴藏于DAC工程 Tracks（工程专题）环节中：来自一线芯片设计公司的工程师们在此分享哪些方案奏效、哪些遭遇失败、以及若重新来过会如何改进——这些内容均经过同行工程师评审，剔除了营销话术干扰。今年该专题涵盖15场会议、约90场报告，另含特别环节及在展馆舞台举行的海报“角斗士”对决。若说第一部分为你绘制了地图，那么本部分便是为所有肩负“让AI硬件落地”职责的专业人士量身定制的导览指南。
此外，可借鉴我的朋友西蒙·戴维曼（Simon Davidmann）提出的框架——即第一部分所引用的“困境、验证与测试”三要素：真正值得追问的并非“AI是否有助于芯片设计”，而是它能否突破现有工具孤岛限制，或倒逼整个设计体系进行整体性重构。按西蒙观点，最具价值的AI问题在于拓展我们所能验证的软硬件系统类型边界，而非仅加速既有流程。没有任何工作负载能像AI加速器一样，同时对逻辑、存储、互连、功耗、热管理、封装与软件等所有环节施加极限压力。正因如此，打造AI芯片本身已成为推动西蒙之问紧迫落地的关键驱动力。
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首先从需求端切入：高层声音率先发声。高通执行副总裁兼首席技术官巴齐兹·阿库尔（Baaziz Achour）将在主题演讲中阐述《面向新兴AI的设计自动化：从AI芯片到数据中心》，代表需求方明确向供给方提出技术要求。英伟达的蒂莫西·科斯塔（Timothy Costa）将于周日晚以欢迎致辞开启大会，聚焦AI超算与EDA融合。DAC展馆每日举办的SkyTalk系列讲座则构成AI芯片的深度大师课：英特尔拉利萨·伊曼内尼（Lalitha Immaneni）周一主讲《从硅片到系统：异构集成驱动AI性能飞跃》；IBM研究院胡明·布（Huiming Bu）周二带来《从7纳米到7埃》，一场回望过去、展望未来的回顾性演讲；而最值得重点关注的是微软人工智能硅工程副总裁阿图尔·莱文（Artour Levin）周三上午的报告《构建高性能AI加速器中的EDA机遇》。
阿图尔的摘要值得细读，因其本质是一份来自全球最具影响力的AI芯片团队之一的技术需求说明书。他指出：当加速器规模从单芯片扩展至完整系统时，真正的难点愈发集中于各子系统边界处——即计算、存储、互连与软件行为之间的交界地带，而这恰恰是传统EDA方法论未曾覆盖的区域。他承诺将披露当前EDA在AI规模下的实际局限性，并介绍已在产线部署的解决方案。若你已研读第一部分的产业图谱，便会意识到这正是戴维曼整体性理论在需求侧的呼应：痛点正位于各工具孤岛的接缝之处。
IP专题：AI构建模块自身亦由AI打造
每颗AI芯片均由标准单元库、存储器、SerDes、PLL及接口IP组装而成——即第一部分所述“每个团队流片都依赖他人PLL”的基础层。今年尤为突出的是其递归特性：IP本身也正通过AI完成设计、优化与签核。
周二专场《AI加速IP库：从优化到签核》浓缩了这一趋势。其中一项研究直指一个长期被忽视的默认选择：标准单元库通常每种门电路仅提供约30种变体，而理论上可行空间高达百万级；借助AI驱动的晶体管级尺寸优化，可为特定设计生成定制化单元变体，在保持兼容标准EDA流程前提下，实测工业级芯片功耗与时序提升达两位数百分比。其他报告则将自适应AI引入高西格玛标准单元验证、运用机器学习优化存储电路、以及利用AI解析硬IP集成文档并自动生成检查脚本，实现平均节省两周工期且零遗漏需求项——这正是第一部分前端阶段所提及的“规格工程”主题的初步体现。该环节收尾于看似平淡却至关重要的质量保障环节：英特尔采用西门子Solido Crosscheck构建统一库质检框架，并实现跨1000+单元、30+工艺电压温度（PVT）条件的Liberty模型自动化验证。此模式值得关注：AI加速创造性环节，而系统化验证确保签核可信度——信任与速度必须同步推进，缺一不可。
配套环节《混合信号与高速SoC的IP设计》则聚焦AI系统成败攸关的接口层：一套形式化验证方法成功捕获PCIe Gen6/7逻辑中深埋的信用管理缺陷——该带宽代际升级正是由AI与数据中心负载直接驱动；另一套分布式动态电源完整性流程支持SerDes速率从56G提升至224G。当加速器的价值取决于能否及时喂入足够数据时，此阶段的重要性丝毫不亚于核心计算单元。
物理法则不容妥协：AI芯片特辑
第一部分曾指出，物理边界是AI与电子相遇之处。工程Tracks中的相关议题揭示了当芯片主体为AI芯片时的真实挑战：功率密度、电流瞬变与热耦合效应已严重突破既有设计流程的假设前提。
命名颇具趣味的专场《优良供电网络永远无法担起IR责任》深入剖析AI尺度下的电源交付难题：针对光罩级数据中心SoC的分层EMIR分析，相较平面分析实现10倍运行时间压缩；面向FCBGA封装高功率AI应用的电源网络分析揭示，快速di/dt开关动作彻底颠覆传统PDN建模假设；而对12层堆叠HBM的全栈分析显示，最大IR压降较单芯片分析激增442%，足以终结任何“多芯片系统可逐die签核”的残余幻想。在“角斗士”舞台上，一份关于背侧供电的海报报告称，下一代AI处理器核心功耗降低19.8%，温升缓解9.3℃。
热管理亦设独立专场《洁净冷板上的炽热3D-IC服务》——其中亮点为博通与新思科技合作开展的面对面3DIC堆叠早期热分析，预测结果与流片后实测误差控制在3℃以内；另有一套AI驱动方法可在异构芯粒堆叠中探索数百种热约束布局方案。周三特别环节《AI与多芯片：强化循环》则点明全文核心反馈回路：AI负载推动多芯片架构演进，而多芯片复杂性又反向驱动AI辅助设计——二者彼此强化、共同加速。
边缘端、内存墙与全生命周期
制造AI芯片绝非仅限于超大规模厂商。周一特别环节《具身AGI的异构未来》主张下一次跃迁在于将智能体AI部署至边缘端异构CPU/GPU/NPU平台，工程Tracks则以实践回应：一款定制边缘NPU通过指令集与存储架构针对性调优，在仅200K门规模下实现100 GMAC/s算力。作为AI芯片核心瓶颈的“内存墙”，在参展商论坛中由新思科技主办的“存内计算”专题予以攻坚，初创企业TetraMem等公司参与其中（第一部分已将其归入硅片与IP分类）。芯片出厂后，我们还需追踪其在实地的表现：一份关于硅片生命周期管理的报告利用嵌入式追踪技术（压缩率最高达700倍）定位静默数据损坏，并以AI推理引擎作为具体案例研究。
对于初创企业视角的全面观察，周二由Veriest主办的参展商论坛《AI芯片设计的规模化：平台与基础设施》汇聚多方声音，其中Ricursive公司安娜·戈尔迪（Anna Goldie）报告《闭环构建：AI与其驱动硬件的协同进化》，将AlphaChip技术路线精准应用于本文所述的强化循环机制。
为何此事至关重要？后续走向何方？
我希望读者带着这条主线前往长滩：AI芯片制造的本质在于考验各层级边界——单元与库之间、Die与堆叠之间、芯片与封装之间、硅片与软件之间——而DAC 2026工程Tracks正是工程师们以实测数据展示今日如何管理这些边界的舞台。部分方案延续既有流程；部分则悄然呼唤戴维曼所倡导的整体性重构；更有少数成果经受住戴维曼“测试”检验，真正拓展了可验证系统的范畴。上述各类实践悉数登台，均由亲历流片的工程师亲自呈现。
第二部分曾转换视角：不再视AI芯片为最终产品，而是将其作为工具——用户依托供应商EDA引擎（如三星的强化学习QoS优化、IBM的智能体调试流程）自行构建专属AI系统。结合第一部分的产业全景图，三篇内容应可为你提供完整参会路线图。
注册请访问dac.com，文中提及的所有议程均收录于官方DAC 2026日程表。期待长滩相见。
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