随着AI模型规模持续扩大，硬件设计人员正面临一项新挑战：将海量内存更紧密地部署于处理器附近，以降低数据传输能耗，并应对系统功率密度不断攀升带来的散热难题。法国原子能与替代能源委员会电子与信息技术实验室（CEA-Leti）先进项目负责人帕斯卡尔·维韦（Pascal Vivet）指出，这一挑战正推动3D集成与芯粒（chiplet）架构从先进封装技术走向AI系统设计的核心位置。
“3D技术至关重要，”维韦向《EE Times》表示，“它使行业得以在水平、垂直方向上实现扩展，并在开放生态中灵活组合最优技术用于芯粒划分。”
从高带宽转向宽带宽
当前最直接的驱动力在于AI模型规模及其所需内存容量的急剧增长。维韦强调：“核心挑战显然在于计算模型的规模与内存容量本身。”
其目标是将现有技术推向极致，确保在未来几年内，能够构建出将数百GB乃至TB级内存紧邻计算引擎集成的系统。他特别提到，未来芯片将集成接近百GB甚至TB级的本地内存，大幅缩短数据访问路径。
“为此，3D堆叠将成为关键。”维韦指出。
高带宽内存（HBM）目前已广泛应用于AI加速器，但维韦认为当前HBM架构并非终点。HBM通过将堆叠式DRAM置于处理器旁提升带宽，但连接方式仍为并排布局，限制了接口宽度与能效潜力。
“HBM意味着高带宽，但还不够‘宽’。”维韦表示。
Leti探索的方向并非仅追求传统意义上的更高带宽，而是转向物理距离更近、并行度更高的内存接口。未来系统或将内存直接堆叠于计算单元上方，或通过更密集、低功耗的接口将其就近布置，而非仅依赖相邻芯片间的高速信号链路。
“我们希望从HBM转向一种更慢、更宽、更近的方案，采用合适的技术路径。”维韦解释道。
这对推理任务尤为重要——大量工作负载涉及反复读取模型权重。若能将专为低读取能耗优化的高密度存储器紧密集成于计算单元旁，其作用将极为显著。
维韦的关注焦点集中于：此类存储器的物理位置、与计算单元的互联方式，以及整个系统能否实现供电、散热、测试与量产。
Leti正在构建一套全面的3D集成技术工具箱。据维韦介绍，该机构正研发涵盖10微米级至亚微米级互连技术，包括晶圆级混合键合（die-to-wafer、wafer-to-wafer）、超密硅通孔（TSV）、扇出型晶圆级封装及芯粒集成等。他援引近期成果：已实现1微米节距的晶圆-芯片混合键合互连验证；并设定了200纳米节距的晶圆-晶圆混合键合目标。
需要明确的是，并非所有应用场景都需采用最激进的技术方案。数据中心AI系统可能要求极高密度的“内存-计算”一体化集成；而汽车、航天与国防领域则可能率先受益于芯粒与先进封装技术——它们可在不强制所有功能模块均采用最先进制程的前提下，实现高性能功能模块的灵活组合。
堆叠带来功率密度难题
尽管将内存与逻辑单元紧密堆叠可降低数据移动能耗，却加剧了散热挑战。“主要限制因素并非总功耗本身，而是功率密度。”维韦强调。
这一区分至关重要：3D集成提升了功能密度，虽可缩短互连线、提升带宽，但也导致热量高度集中。现有冷却技术决定了系统所能承受的最大功率密度上限。
维韦以水冷为例说明：在高端计算集群中，水冷较传统风冷可带走更多热量，但仍存在明确上限。对于给定面积，冷却方式决定了单位面积可移除的热能总量，进而限制芯片可承受的功耗密度。
“水冷定义了芯片的最大功率密度。”维韦指出。
因此，架构选择与热管理决策密不可分。数据中心加速器或可依赖液冷系统，而车载、机载、无人机或国防平台中的边缘AI系统则面临截然不同的热约束条件。每种场景下，集成方案必须匹配其实际冷却能力。
这正是维韦强调“更宽、更慢”接口策略的原因之一：更多并行通道、更低速通信有助于降低每比特能耗，缓解功率密度压力。该逻辑同样适用于电气互连，乃至部分光子学方案。
供电设计亦需重新考量。当计算与内存堆叠日益紧密时，设计师必须决定电力如何抵达计算核心，以及电源管理功能应置于何处。
“电源管理必须极早进行架构重构。”维韦强调。
背面供电或为初步方案，但他指出路线图需进一步延伸：未来系统可能需采用点负载供电（point-of-load）、集成无源器件，以及将电源管理功能与计算核心协同集成——可能以背面或芯粒形式实现。
挑战不仅限于技术层面，更在于系统架构层面。若供电、散热与内存布局被推迟至后期考虑，系统将难以优化。封装再也不能被视为已完成芯片的被动容器。
芯粒需早期系统协同优化
这一转变引出维韦所称路线图中最困难的部分：“系统在技术层级与功能划分上的早期拆分，是最具挑战性的环节。”
传统设计流程中，封装决策往往滞后于电路与架构设计。但在先进AI系统中，此顺序已失效。内存容量、互连密度、功耗预算、热预算、冷却技术、成本与良率必须在项目初期即纳入统筹。
实践中，这意味着需在物理架构锁定前，预先估算功耗、热行为、冷却极限、集成方案与成本。
维韦透露，Leti正建立早期功耗与热预算分析方法论，结合冷却技术与3D集成方案知识，在完整系统设计完成前即开展评估。成本建模同样关键——最尖端堆叠方案未必适用于所有场景。
虚拟原型技术将愈发重要。维韦表示，未来架构需具备早期软件模型，嵌入密度、功耗与热行为等技术参数信息，助力系统设计师在物理实现前探索功能布局策略。
这也凸显芯粒生态体系的关键价值。对欧洲而言，芯粒意义重大——它可使企业共享IP、获取硅片资源，并组合先进功能、封装技术与专用加速器，而无需将所有模块强行置于同一先进制程节点上。
要实现开放芯粒模式的大规模推广，行业所需远不止物理集成技术。维韦指出，还需完善芯粒间通信标准（如UCIe）、可测性设计标准、测试与修复方法，以及支持芯粒作为可复用IP模块的芯粒设计套件。
维韦认为，AI硬件的未来不仅取决于最快处理器或最密内存，更取决于行业如何智能地堆叠、互联、供电与散热这些组件。
由此，先进封装的角色发生根本转变：它不再仅是芯片制造的最后一步，而在AI系统中正成为架构本身不可或缺的一部分。
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